Chiplet：算力時代的共同選擇 半導體材料行業(yè)現(xiàn)狀如何？

• 陳博 2023年11月3日 來源：中研網(wǎng) 724 43
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摩爾定律主要內(nèi)容為：在價格不變時，集成電路上可以容納的晶體管數(shù)量每18-24個月便會增加一倍，即：處理器性能大約每兩年翻一倍，同時價格下降為之前的一半。自2015年以來，集成電路先進制程的發(fā)展開始放緩，7nm、5nm、3nm制程的量產(chǎn)進度均落后于預期。隨著臺積電宣布2n

半導體封裝是半導體制造工藝的后道工序，是指將通過測試的晶圓加工得到獨立芯片的過程，即將制作好的半導體器件放入具有支持、保護的塑料、陶瓷或金屬外殼中，并與外界驅(qū)動電路及其他電子元器件相連的過程。

迄今為止全球集成電路封裝技術一共經(jīng)歷了五個發(fā)展階段。通常認為，前三個階段屬于傳統(tǒng)封裝，第四、五階段屬于先進封裝。當前的主流技術處于以CSP、BGA為主的第三階段，且正在從傳統(tǒng)封裝(SOT、QFN、BGA等)向先進封裝(FC、FIWLP、FOWLP、TSV、SIP等)轉(zhuǎn)型。

傳統(tǒng)封裝以引線框架型封裝為主，芯片與引線框架通過焊線連接，引線框架的接腳連接PCB，主要包括DIP、SOP、QFP、QFN等封裝形式。

傳統(tǒng)封裝的功能主要在于芯片保護、尺度放大、電氣連接三項功能，先進封裝技術則對芯片進行封裝級重構(gòu)，能有效提高系統(tǒng)高功能密度?，F(xiàn)階段先進封裝主要是指倒裝焊(FlipChip)、晶圓級封裝(WLP)、2.5D封裝(Interposer)和3D封裝(TSV)等。先進封裝與傳統(tǒng)封裝的主要區(qū)別在于一級互聯(lián)和二級互聯(lián)方式的不同。一級互聯(lián)方式主要包括：傳統(tǒng)工藝-WireBonding(WB);先進工藝-FlipChip(FC)。二級互聯(lián)方式主要包括：傳統(tǒng)工藝-通孔插裝型/表面貼裝;先進工藝-球柵陣列型(BGA)/平面網(wǎng)格陣列LGA/插針網(wǎng)格陣列(PGA)。因此FCBGA、FCLGA等封裝就稱為先進封裝。同時，傳統(tǒng)的元件封裝也演變?yōu)橄到y(tǒng)封裝，封裝對象由單芯片向多芯片發(fā)展，由平面封裝向立體封裝發(fā)展。

市場規(guī)模方面，據(jù)Yole和集微咨詢數(shù)據(jù)，2017年以來全球封測市場規(guī)模穩(wěn)健增長，2022年達到815億美元。Yole預計總體市場規(guī)模將保持增長態(tài)勢，2026年達到961億美元。

先進封裝則有望展現(xiàn)高于封測市場整體的增長水平。據(jù)Yole預計，2019-2025年，全球整體封裝市場規(guī)模年均復合增速4%，先進封裝市場規(guī)模則達到7%的年均復合增速，并在2025年占據(jù)整體封裝市場的49.4%。

摩爾定律主要內(nèi)容為：在價格不變時，集成電路上可以容納的晶體管數(shù)量每18-24個月便會增加一倍，即：處理器性能大約每兩年翻一倍，同時價格下降為之前的一半。自2015年以來，集成電路先進制程的發(fā)展開始放緩，7nm、5nm、3nm制程的量產(chǎn)進度均落后于預期。隨著臺積電宣布2nm制程工藝實現(xiàn)突破，集成電路制程工藝已接近物理尺寸極限;與此同時芯片設計成本快速提升，以先進工藝節(jié)點處于主流應用時期設計成本為例，工藝節(jié)點為28nm時，單顆芯片設計成本約為0.41億美元，而工藝節(jié)點為7nm時設計成本提升至2.22億美元。

為有效降低成本、進一步提升芯片性能、豐富芯片功能，各家龍頭廠商爭相探索先進封裝技術。先進封裝技術作為提高連接密度、提高系統(tǒng)集成度與小型化的重要方法，在單芯片向更高端制程推進難度大增時，擔負起延續(xù)摩爾定律的重任。

如今，除了單個芯片封裝形式的演進以外，多芯片集成、2.5D/3D堆疊等技術也成為現(xiàn)階段先進封裝的主流技術路徑，尤其對于大規(guī)模集成電路，Chiplet封裝技術應運而生發(fā)揮重要作用，我們將在下文重點討論。

AI技術蓬勃發(fā)展的當下，數(shù)據(jù)中心對高算力芯片的需求急速增長。GPU由于具備并行計算能力，可兼容訓練和推理，高度適配AI模型構(gòu)建，目前被廣泛應用于加速芯片。隨著ChatGPT帶來新的AI應用熱潮，數(shù)據(jù)中心對高算力的GPU芯片需求急速增長。相較于傳統(tǒng)消費級芯片，算力芯片面積更大，存儲容量更大，對互連速度要求更高，而Chiplet技術可以很好的滿足這些大規(guī)模芯片的性能和成本需求，因而得到廣泛運用。

Chiplet即小芯粒，它將一類滿足特定功能的die(裸片)，通過die-to-die內(nèi)部互聯(lián)技術將多個模塊芯片與底層基礎芯片封裝在一起，形成一個系統(tǒng)芯片。

Chiplet技術在算力芯片領域的三大優(yōu)勢：

1、大面積芯片降低成本提升良率

由于更高的性能需求，算力芯片的diesize通常要遠大于過去的消費級產(chǎn)品。例如Nvdia主流AI加速卡產(chǎn)品，diesize通常超過800mm2。而近年來，隨著先進制程推進，研發(fā)生產(chǎn)成本持續(xù)走高，大面積單顆SOC良率日益下降。Chiplet將單顆SOC的不同功能模塊拆分成獨立的小芯粒(即Chiplet)，大大縮小了單顆die的面積，起到提升良率、降低成本的作用。DAC2022會議上，清華大學馮寅瀟發(fā)表研究成果，結(jié)論表明在5nm制程，當芯片面積達到200mm2以上，單顆SOC的成本將高于MCM工藝;當芯片面積達到400mm2以上，由于良率的大幅下降，單顆SOC方案的成本將高于InFO工藝(MCM、InFO均為Chiplet技術的不同封裝形式)。其成本差異就主要在大面積單芯片方案中的良率損失，在多芯片方案中大幅下降。

2、HBM的導入

高性能計算應用對內(nèi)存速率提出了更高的要求，借助3D封裝技術的HBM則很好的解決了內(nèi)存速率瓶頸。HBM(HighBandwidthMemory)即高帶寬存儲器，其通過使用先進的封裝方法(如TSV硅通孔技術)垂直堆疊多個DRAM，并在硅interposer上與GPU封裝在一起。HBM內(nèi)部的DRAM堆疊屬于3D封裝，而HBM與GPU合封于Interposer上屬于2.5D封裝，是典型的Chiplet應用。

3、允許更多計算核心的"堆料"

由于chiplet工藝引入了高速互連的Interposer或其他中介層，使得芯片廠商得以將多顆計算核心die進行合封，以提高芯片整體性能。Apple的M1Ultea芯片采用了臺積電的InFO_LSI工藝，將兩顆M1Max"拼接"，Apple將其成為UltraFusion芯片互連技術。LSI即本地硅互連(LocalSiliconInterconnect)，即通過在RDL載板中嵌入一塊硅橋?qū)崿F(xiàn)兩顆Die的高速互連。

與之類似，2022年8月，國產(chǎn)算力芯片廠商壁仞科技發(fā)布BR100，采用臺積電CoWoS-S工藝，將兩顆計算核心封在一塊硅Interposer上，其16位浮點算力達到1000T以上、8位定點算力達到2000T以上，創(chuàng)造全球算力紀錄。

欲了解更多中國半導體材料行業(yè)的未來發(fā)展前景，可以點擊查看中研普華產(chǎn)業(yè)院研究報告《2023-2028年中國半導體材料行業(yè)市場深度全景調(diào)研及投資前景分析報告》。

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